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Sonntag, 24. Februar 2019

Prozessorarchitektur

Prozessor mit Befehlssatz fürs Datenzeitalter

Von Ariane Rüdiger | 16. August 2018 | Ausgabe 33

Das Datenzeitalter braucht neue Prozessoren. Ein Ansatz in diese Richtung ist die Open-Source-Initiative Risc-V.

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Foto: panthermedia.net/archyll13.gmail.com

Mikroprozessoren sollen künftig für datenintensive Anwendungen spezialisiert werden. Dazu hat sich eine Open-Source- Initiative gegründet.

Dass die Welt vor einer Datenflut steht und dass dadurch Änderungen an den Prozessor- und Computerarchitekturen nötig werden, ist inzwischen nichts Neues mehr. Schließlich verkündet HPE das Mantra vom Memory-Driven Computing schon seit vier Jahren. Inzwischen ist der erste Hochleistungsrechner mit Memory-zentrierter Architektur auf dem Markt und beschleunigt z. B. Genomanalysen um den Faktor 100.

Die Risc-V-Stiftung

Doch das ist nicht der einzige Ansatz, Computing um die Daten herum neu zu denken. Martin Fink, Chief Technology Officer bei Western Digital (WD) und zuvor bei HPE ins Projekt um das neuartige Speicherelement Memristor involviert, ist überzeugt: „Wir müssen den Prozessor näher zu den Daten bringen.“ Gleichzeitig glaubt er aber, dass es nötig sei, weit öfter als bisher mit Prozessoren zu arbeiten, die für spezifische Zwecke maßgeschneidert, aber trotzdem weitgehend miteinander kompatibel sind.

Insbesondere, so meint der WD-Technologiechef, sei es notwendig, spezialisierte Prozessoren für zwei sehr unterschiedliche Aufgabenkreise zu entwickeln: zum einen für Umfelder, in denen große Datenmassen verarbeitet werden müssen, aber kein großer Zeitdruck besteht. Solche Aufgaben werden vorzugsweise im Rechenzentrum abgewickelt, häufig von Big-Data-Systemen und -Tools. Am anderen Ende der Skala stehen Aufgaben, bei denen die Daten vor allem schnell und korrekt verarbeitet werden müssen. Prototypisch dafür ist das intelligente Edge, wo in Zukunft die Daten aus den im direkten Umfeld befindlichen Sensoren zusammenlaufen und auch ausgewertet werden müssen. Denn oft ist es dort notwendig, sofort zu reagieren, statt zuerst Datenmassen über die Leitung zu schicken.

Offener Standard für den Prozessorbau: Ein vielversprechender Kandidat dafür, die Basis solcher Prozessorarchitekturen zu bilden, ist der Risc-V-Befehlssatz, (Risc-V Instruction Set Architecture). Risc steht für „Reduced Instruction Set Computer“ und entstand in den frühen 1980er-Jahren. Kennzeichnend für die darauf basierenden Prozessoren war unter anderem ein gegenüber Standardprozessoren abgespeckter Befehlssatz und eine Verarbeitungsbreite von maximal 64 bit. Der erste Risc-Befehlssatz wurde in Berkeley entwickelt und führte in der Folgezeit zu einer Reihe von Prozessordesigns, unter anderem durch Motorola, IBM, HPE und Sun, die vor allem in leistungsfähige Workstations implementiert wurden. Allerdings konnten sich diese Architekturen nicht dauerhaft durchsetzen. Heute ist praktisch nur noch IBMs auf Risc basierende Power-Architektur marktrelevant.

2010 begab man sich in Berkeley auf die Suche nach einem zukunftsfähigen Befehlssatz für die Projekte der kommenden Jahre. Die proprietären Architekturen von ARM und Intel wurden genauso verworfen wie die Ansätze der Open-Source-Initiative OpenRisc, weil diese bestimmte Standards nicht unterstützten. Es entstand ein ursprünglich nur für drei Monate geplantes Projekt zur Entwicklung eines völlig neuen Befehlssatzes: die Basis-Risc-V-ISA (Instruction Set Architecture). Die römische Zahl V wurde gewählt, weil es sich um die fünfte in Berkeley entwickelte Risc-ISA handelte.

Gleichzeitig wurde die Risc-V-Stiftung gegründet, die die Weiterentwicklung von Risc-V als Open-Source-Projekt betreibt. Die Stiftung prüft unter anderem auf dem Risc-V-Befehlssatz basierende Hard- und Softwaredesigns auf Konformität mit der Spezifikation.

Eine besondere Rolle spielt das Unternehmen SiFive, das 2015 von den Entwicklern von Risc-V gegründet wurde und an dem auch Western Digital beteiligt ist. Die Firma setzt den Risc-V-Befehlssatz in Hardware um und hat unter anderem den Prozessorkern „Rocket“ entwickelt, der sich für die Entwicklung von universell einsetzbaren Prozessoren genauso eignet wie für SoCs (Systems on a Chip). SiFive hat mit dem FE310-G000 bereits einen kompletten Risc-V-konformen Prozessorchip gebaut.

Von der ETH Zürich und der Universität Bologna wird Pulp (Parallel Ultra-Low Power Platform) realisiert, ein auf Energieeffizienz designtes Multicore-System, bei dem Gruppen von Risc-V-Cores sich eng gekoppeltes Memory teilen. Abgespeckte Versionen mit nur einem Core sind bereits fertiggestellt.

Risc-V wurde als Basisbefehlssatz mit aufgabenspezifischen Erweiterungen geplant. Standard-Erweiterungsbefehle werden wie die Basisbefehle festgeschrieben. Optionale Erweiterungen sind darüber hinaus möglich, werden aber nicht festgeschrieben. Befehle dürfen eine variable Länge aufweisen. Funktionen, die den Befehlssatz an bestimmte Technologien oder an die Prozessor-Mikroarchitektur binden, wurden vermieden. Damit soll erreicht werden, dass auch Prozessoren unterschiedlicher Herkunft, die den Risc-V-Befehlssatz verwenden, hinsichtlich wichtiger grundlegender Aufgaben kompatibel sind.

Der Basisbefehlssatz umfasst nur 50 Befehle, zu den Erweiterungen gehören Funktionen etwa für atomare Speicheroperationen, Ganzzahl- und Fließkommaberechnungen oder 16-bit-Kompression von 32-bit-Befehlen. Der Basisbefehlssatz wurde am 7. Mai 2018 verabschiedet. Im Vorwort skizziert die Risc-V-Stiftung ihre wichtigsten Ziele bei der Entwicklung der Architektur. Dazu gehören komplette Offenheit, die Möglichkeit, den Befehlssatz direkt in Hardware zu implementieren, Technologieunabhängigkeit, so dass Implementierungen z. B. als Standardprozessor, Asic oder programmierbares Gate Array möglich sind, Erweiterbarkeit und Fähigkeit zur Parallelverarbeitung auf Mehrkernchips und heterogenen Multiprozessorsystemen sowie Virtualisierbarkeit.

Unter Verwendung dieses Rüstzeugs sind inzwischen diverse unter Open-Source-Lizenz erhältliche Prozessorkerne und ein ganzes Spektrum von Software entstanden, die auf Konformität mit der Risc-V-Spezifikation geprüft wurden.

Ein Beispiel für den Einsatz von Risc-V ist der in der Entwicklung befindliche Grafikcontrollerchip von Nvidia. Er soll den bisherigen Logikcontroller Falcon ablösen. Der neue Chip soll unter anderem doppelt so schnell arbeiten wie Falcon, aber pro Flächeneinheit nur halb so viel kosten. Der Zwischenspeicher (Cache) soll genauso unterstützt werden wie eng gekoppelter Arbeitsspeicher. Außerdem strebt Nvidia an, 64-bit-Adressen und moderne Betriebssysteme zu unterstützen. Der Grafikspezialist entschied sich für Risc-V unter anderem deswegen, weil der überschaubare Kernbefehlssatz funktional erweitert werden kann.

Damit scheint es nur noch eine Frage der Zeit zu sein, bis Risc-V-gestützte Systeme in den Rechenzentren unterschiedlicher Größenordnung und am intelligenten Edge auftauchen.